Idi na glavni sadržaj
Bočni panel
imiE-Learning
Trenutno pristupate kao gost (
Prijava
)
proj_vlsi_sistem
Početna stranica
Kalendar
Projektovanje VLSI sistema
Početna stranica
Kursevi
OAS INFORMATIKE
III godina
Letnji semestar
proj_vlsi_sistem
Tema 6
Vezbe
Vezbe
Vezbe
Mux_case_proj.zip
Mux_case.pdf
Top_gate_proj.zip
Top_gate.pdf
Top_mux_proj.zip
Top_mux.pdf
Preuzmi direktorijum
◄ P_5
Prelaz na...
Prelaz na...
Huawei_registracija
Upravljanje_soft_projektima
vhdl_online_example
Verilog_online
Uvod
Literatura
asic_verilog
Xilinx_ISE_14_7_download
IEEE Standard Verilog ® Hardware Description Language
Praktikum FPGA
Primeri_verilog
Kako_install_vivado
FPGA projekti primeri
Pinq_fajlovi
Plan rada
Verilog_prim_pregled
Introduction to AMD Embedded Heterogeneous Designand Versal Architecture
Tool Flow for Heterogeneous Systems
FlowEmbedded Heterogeneous Design in AMD Adaptive SoC
P_1
vezbe
P_2
Primeri
P_3
vezbe
P_4
vezbe
P_5
Razvojna ploca
Git_uputstvo
Gantt_uputstvo
Project_Charter
Ocena_projekta
Vezba
P_6
spi
pomeracki_reg
Vezba
Projekat_Koder
Teorija
Teorija_2
Vezbe
Projektovanje_16_bit_risc
Projektovanje_16_bit_risc
Program_dump
Mikroprocesor_RISC
Vivado_pinq_start
PINQ_prvi_projekat
Kreiranje_projekta
PINQ_user_manual
Vivado_Kreiranje_sematika
Projekat_sematik
PINQ-Z2
Alu
MCU_design
Verilog_operatori
Registri
Alu_v
Reg_v
MCU_2
Verilog_primeri_pregled
Up_brojac
Fifo
Registri
Vhdl
Start_vhdl_xilinx
Xilinx_P1
Xilinx_P2
P_1
P_2
P_3
Primeri_vhdl
Vhdl_primeri_2
14_05_24
RISC_V_Xilinx_verilog
risc_V_linkovi
RISC_V_uvod
Razvojna ploca ►