Opšta sekcija
Kolokvijum Verilog, 70 %!
Ispit VHDL, 30 %!
Projektovanje VLSI sistema:
Predavanja: Aleksandar Peulic
Vezbe: Kristina Vasic
Kontakt: aleksandar.peulic@gmail.com, aleksandar.peulic@pmf.kg.ac.rs
Laboratorija:
https://imi.pmf.kg.ac.rs/lab_za_mikroprocesorke_sisteme/
_______________________________________________________Predispitne obaveze:
1 kolokvijum 70 poena, verilog!
ISPIT: VHDL, 30
ILI : Projekat , 30 , Laboratorija
Ne postoji uslov za izlazak na ispit, sabiraju se bodovi sa gore navedenih aktivnosti i izvodi se ocena!
!!!Predaja projekta najkasnije sedam (7) dana pre ispita!!!
LIteratura:
Introduction to AMD Embedded Heterogeneous Designand Versal Architecture
I1) EEE Standard Verilog ® Hardware Description Language
2) QUICK START GUIDE TO VERILOG 1 ST EDITION, Brock J. LaMeres
3) Materijal sa predavanja, vezbi i portala predmeta
4) Universal Verification Methodology (UVM) 1.1 User’s Guide
5) https://ocw.mit.edu/courses/6-111-introductory-digital-systems-laboratory-spring-2006/
6) http://inst.eecs.berkeley.edu/~eecs151/sp22/